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DS21Q55DK Quad T1/E1/J1 Transceiver Design Kit
SCENARIO #2: EXTERNAL REMOTE LOOPBACK
(FULL BANDWIDTH, NOT JUST PAYLOAD)
DS21Q55
TSER
TCLK
BPCLK
TSYNC
RSER
RCLK
BPCLK
RSYNC
Table 9. FPGA Configuration for Scenario #2 (Port 1, T1 Mode)
REGISTER
MCSR
TCSR
SYSCLKT
SYSCLKR
SYNC1
SYNC2
SYNC3
TSERS
PRSER
PSYNC
PCLK
SETTING
0X01
0X02
0X00
0X00
0X01
0X01
0X00
0X01
N/A
N/A
N/A
FUNCTION
Drive DS21Q55 ports 1 and 3 MCLK with 2.048MHz
Drive TCLK1 with RCLK1
Drive TSYSCLK with 1.544MHz
Drive RSYSCLK with 1.544MHz
Drive TSYNC1 with RSYNC1
Drive TSSYNC1 with RSYNC1
Tri-state FPGA driver pin for DS21Q55 RSYNC
Drive DS21Q55 TSER1 with data from RSER1
Unused
Unused
Unused
Table 10. DS21Q55 Partial Configuration for Scenario #2 (Port 1, T1 Mode)
REGISTER
IOCR1
ESCR
CCR1
SETTING
TSIO = 0;
RSIO = 0
TESE = 0;
RESE = 0
TCSS1 = 0;
TCSS2 = 0
FUNCTION
TSYNc is an input, RSYNC is an output
Bypass Rx and Tx elastic stores
TCLK is driven by TCLK pin
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